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ADSP-21371 / ADSP-21375
TWI Controller Timing
Table 40 and Figure 34 provide timing information for the TWI
interface. Input signals (SCL, SDA) are routed to the
DPI_P14–1 pins using the SRU. Therefore, the timing specifica-
tions provided below are valid at the DPI_P14–1 pins.
Table 40. Characteristics of the SDA and SCL Bus Lines for F/S-Mode TWI Bus Devices 1
Standard Mode
Fast Mode
Parameter
Min
Max
Min
Max
Unit
f SCL
SCL Clock Frequency
0
100
0
400
kHz
t HDSTA
Hold Time (repeated) Start Condition. After This
Period, the First Clock Pulse is Generated.
4.0
0.6
μs
t LOW
t HIGH
t SUSTA
t HDDAT
t SUDAT
t SUSTO
t BUF
Low Period of the SCL Clock
High Period of the SCL Clock
Setup Time for a Repeated Start Condition
Data Hold Time for TWI-Bus Devices
Data Setup Time
Setup Time for Stop Condition
Bus Free Time Between a Stop and Start Condition
4.7
4.0
4.7
0
250
4.0
4.7
1.3
0.6
0.6
0
100
0.6
1.3
μs
μs
μs
μs
ns
μs
μs
t SP
Pulse Width of Spikes Suppressed By the Input Filter
N/A
N/A
0
50
ns
1
All values referred to V IHmin and V ILmax levels. For more information, see Electrical Characteristics on page 17.
DPI_P14–1
SDA
t LOW
t SUDAT
t HDSTA
t SP
t BUF
DPI_P14–1
SCL
S
t HDSTA
t HDDAT
t HIGH
t SUSTA
Sr
t SUSTO
P
S
Figure 34. Fast and Standard Mode Timing on the TWI Bus
Rev. D | Page 47 of 56 | April 2013
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